对于半导体供应商而言，要对汽车应用的新IC设计进行合格验证，通过闩锁免疫性测试是一项挑战。芯片设计人员可能需要在裸片上增加关键晶体管的物理间隔，但实际上，此举不会带来任何明显的好处，在某些情况下甚至还可能产生某些副作用。理解其原因以及如何预测闩锁阈值，就可以应用有效的布线技巧和保护结构，满足闩锁免疫目标的最佳实践方法――理解闩锁。

当在两个PNP和NPN双极晶体管结构之间创建一个寄生可控硅整流器(SCR)时，闩锁问题可能就会出现，如图1所示。在某些条件下，SCR能够进入阳极与阴极之间的自持续和低阻抗状态，要从这个状态恢复是不可能的。



闩锁的发生可以通过可控硅整流器进入这种状态时的主要特性参数来分析。这些特性参数包括触发电压(Vt1)、维持电流(Ih)和导通阻抗(Ron)。当SCR阳极电压到达VT1的值时，测量电压会有突然且明显的下降，并伴随有电流浪涌。这就归结到“骤回(snap back)”。如果消除激励(stimulus)，电路可从这个状态恢复，并返回至正常操作。另一方面，如果电流持续增加至高于Ih，器件就“闩锁”。一旦闩锁，电源会支持电流流入SCR，直至电源移除或器件损坏，该器件不会返回至正常操作状态。

预测闩锁阈值

寄生可控硅整流器的维持电流决定着IC的闩锁阈值。预测这个阈值是确保最终芯片设计免疫性的第一步。首先，需要了解影响阈值的因素。实践中，Ih几乎完全由两个寄生电阻的值确定；这两个寄生电阻设定相应双极晶体管的偏置条件。可以视NMOS和PMOS晶体管之间的物理隔离对闩锁免疫性没有实际影响。实际上，布线错误可能会导致两个间距相隔1,000μm的器件之间发生闩锁。

在图2中，寄生电阻显示为R1和R2。下面的例子详述了导致闩锁发生的事件序列，并显示闩锁阈值可以如何预测。就图2而言：

• 节点A(PMOS漏极)被迫至比Vsupply(节点B)更高的电位

• P-N结(A-B)将正向偏置，让电流流经N阱(N-well)

• 如果外部能源(驱动节点A)能够提供200 mA电流，R2必须小于3Ω，以防止纵向PNP晶体管激活

Vbe = Ifault * R2

0.6 = 200 mA * 3 Ω

• 如果被激活，通过PNP晶体管流进衬底的电流将驱动电流流过R1(退出通道)

• 如果R1的值大至能够拓展出所需Vbe及可用电流，内部正反馈将引发闩锁

• 使用R1、R2更实际的值25Ω和15Ω，预测下列闩锁阈值：

0.6 = Ith1 * 25

0.6 = Ith2 * 15

Ith1 = 24 mA

Ith2 = 40 mA

• R1和R2的这些值预测总共达64mA 的闩锁阈值(Ith1和Ith2为并行通道)

• 很显然，如果外部故障能够提供200mA电流，R1和R2都必须小于6Ω以防止闩锁



如果发生闩锁，这种状态可能持续，因为节点B(由电源驱动至IC)由第二个PNP晶体管组成。一旦NPN积极地从N阱拉电流，电流将由两个基极区域提供。因此，由于第二个PNP晶体管的活动，闩锁状态在故障电流消除后能够持续。

在设计用于汽车应用的IC这类高压结构中，漏极通常扩展至高位VDD。这种物理延伸增加了R1和R2的值，导致了更大的闩锁敏感度。

闩锁测试

对于寻求通过汽车应用合格认证的器件而言，汽车电子理事会(AEC)Q-100文档列出了IC闩锁条件以及JEDEC标准IC闩锁测试的参考资料。实际上，这两个标准几乎可以互换。

这些规范确定了两类测试。其中，I类在室温下进行，而II类定义为最大环境工作温度。对于AEC Q-100合格认证而言，除非有特殊规定，II类通常在125℃条件下进行。

避免闩锁的布线惯例

有多种布线技巧可用于消除或降低电路闩锁的敏感性，包括从电源-电压引脚配置等直接措施到各种更加复杂的措施。

标准的业界布线惯例包括：

• 每个阱必须拥有适当类型的衬底触点

• 每个衬底触点应该直接由金属连接至电源垫片(supply pad)

• 将衬底触点尽可能布置在接近连接至电源输入轨的晶体管源极连接的地方(一条不太保守的准则是每5-10个
晶体管或每25-100μm间距布置一个衬底触点)

• 配置n和p晶体管时，将n器件组合朝向VSS，而将p器件组合朝向VDD

• 连接P+保护环至n晶体管周围的VSS

• 连接N+保护环至P晶体管周围的VDD

保护环是布置在阱或电路簇之内或周围的p+或n+扩散区域。这些保护环旨在提供连接衬底载流子的偏置扩散区域，从而对寄生双极结构进行解耦。这些结构有两种类型：少数载流子保护环和多数载流子保护环。

少数载流子保护环用于在少数载流子被反向偏置阱至衬底结汇集之前，汇集少数载流子，而在这个节它们可能会变为多数载流子。阱中的电流浪涌可能会导致压降大至导通寄生双极，从而引发闩锁。

多数载流子保护环把多数载流子电流引发的压降减至最小来对寄生双极晶体管进行解耦。同样，阱中的电流浪涌会导致压降大至能够导通寄生双极，从而引发闩锁。

对接触点(butted contact)与闩锁相关，因为它们有效降低基极-射极分流电阻(R2)。理想的布线将取决于这些射极(N阱中的扩散区)是否以真正对接触点或反相偏置阱结的形式连接起来，或保留在漂浮状态以及它们的相对尺寸。这样一来，恰当地对其布线相对简单，但要确定的话则有点复杂。

然而，考虑到噪声问题，混合信号IC的设计规则不允许对接触点。相反，多种保护条和/或单独电源域可以考虑用于数字和混合信号应用。

寄生双极基极宽度也已经被分析，以确定它对闩锁敏感度的影响。p+射极和阱形成掩模边缘(Xp)之间的间隔影响相对小，n+射极和n阱边缘(Xn)之间的间隔影响更大。

NPN射极闩锁触发电流有两种竞争的影响：R2随着Xn增加和βnpn降低以增加Xn。然而，R2的增加相对于Xn值较小时占据大部分，而在Xn值较大时电流增益(βnpn)中的变化成为主要影响。因此，与自然假设相反，较宽的结构实际上可能对闩锁更敏感。

图3显示闩锁问题布线的一个例子。红圈区域是用于数千微米宽的20V PMOS器件(圈中黑色部分)的电阻n阱结。问题在于阱结的退出通道使用从阱到电源串联在一起的较小晶体管。这就设置了一个与N阱结串联的适当阻抗，而N阱结将以极低的电流电平正向偏置寄生PNP晶体管的基极-射极结。



图4显示另一个有问题布线的例子，其中较小簇的数字逻辑布设在近邻高压I/O单元处。图中显示物理上最接近垫片(pad)的标准单元门已经被驱动至闩锁并且被损坏。在随后的修改中，逻辑被移至更远，但仅在应用了保护条时器件才会通过闩锁。物理隔离并不会确保闩锁免疫。互补保护环有必要恰当地汇集由I/O注入的少数载流子和多数载流子。



其它考虑

外延起动材料的使用已经成为降低闩锁敏感度的一个非常流行的选择。本质上讲，轻微掺杂质的外延层为IC提供高质量硅片，而较多掺杂质的衬底则从工作的器件区域吸收杂散电流。轻微掺杂质的外延层和较多掺杂质的衬底形成的结提供内置场，将多数载流子引导至衬底，注入的少数载流子也反射回外延层。结合的影响就是使保护环更加有效。

最后，ESD保护结构会影响闩锁性能。简单的二极管结能够分流可能造成潜在有害的电流。这会增加给定输出拓扑结构的闩锁免疫性。相反，具备双极特性的ESD保护结构(如骤回或SCR结构)可能拥有低至足以被闩锁应力触发的维持电流。因此，必须注意确保ESD结构在合理的过应力状况期间不工作。

结论

汽车工业中存在的严格元件认证程序要求芯片设计人员从项目的最早阶段就可恰当地解决闩锁故障方面的潜在问题。未能满足特定的免疫性要求，可能导致延迟或重新开始的设计工作，这将会使成本更为高昂。

第一步的分析能够预测闩锁阈值，而这应针对创建片外连接的任何晶体管而进行。配备这方面的基础信息，设计人员就能够运用最佳的布线惯例来减轻闩锁敏感性。单独对晶体管进行物理隔离并不足以满足AEC-Q-100或JEDEC闩锁标准，虽然起始材料的选择将影响器件对闩锁的敏感度。建议设计人员在考虑闩锁的同时也采取措施确保ESD免疫性，增强ESD保护措施，而非削弱闩锁免疫性。

■安森美半导体 John J Naughton，Matthew A Tyler

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